ระบบเก็บข้อมูลสำหรับการตรวจจับสัญญาณรังสีออปติกชั่วคราว
ตามลักษณะของพื้นหลังที่แข็งแกร่งและเป้าหมายที่อ่อนแอในการตรวจจับการแผ่รังสีออปติกชั่วคราว เอกสารนี้ออกแบบโครงร่างการเก็บข้อมูลโดยมี FPGA เป็นแกนหลักในการควบคุมและประมวลผล โครงร่างนี้ใช้พื้นหลังและช่องกรองคู่สัญญาณ การขยายสัญญาณที่ควบคุมโดยโปรแกรมสองระดับ ซึ่งรับประกันคุณภาพของการรับสัญญาณได้อย่างมีประสิทธิภาพ ในขณะเดียวกัน ก็ใช้พื้นที่จัดเก็บการแปลงความถี่สำหรับสัญญาณเป้าหมาย ซึ่งช่วยลดความต้องการในการจัดเก็บและส่งข้อมูลลงอย่างมาก และทำให้มั่นใจได้ว่ากระบวนการได้มาซึ่งมีความสอดคล้องกันมากขึ้น ความแม่นยำในการวัด
1 องค์ประกอบของระบบและหลักการทำงาน
ระบบการรับข้อมูลสามารถแบ่งออกได้เป็นสามส่วนอย่างคร่าว ๆ ได้แก่ โมดูลการประมวลผลล่วงหน้า โมดูลจัดเก็บตัวอย่าง และโมดูลควบคุม FPGA โมดูลการประมวลผลล่วงหน้าประกอบด้วยอุปกรณ์แปลงโฟโตอิเล็กทริก ธนาคารตัวกรองแบบแอคทีฟ และวงจรขยายสัญญาณที่ควบคุมโดยโปรแกรม บล็อกไดอะแกรมของทั้งระบบแสดงในรูปที่ 1 วงจรแปลงโฟโตอิเล็กทริกจะแปลงสัญญาณแสงที่เข้าสู่ระบบเป็นสัญญาณปัจจุบันผ่านเครื่องตรวจจับ จากนั้นแปลงเป็นสัญญาณแรงดันไฟฟ้าผ่านแอมพลิฟายเออร์ปฏิบัติการทรานส์อิมพีแดนซ์ ระบบออกแบบช่องสัญญาณการกรองสองช่อง: พื้นหลังใช้การกรองผ่านความถี่ต่ำ และสัญญาณใช้การกรองผ่านความถี่สูง ในสถานะเริ่มต้น สวิตช์อะนาล็อกจะเลือกช่องพื้นหลังตามค่าเริ่มต้น และเครื่องขยายสัญญาณที่ตั้งโปรแกรมได้จะตั้งค่าเป็นโหมดพื้นหลัง หลังจาก A/D สุ่มตัวอย่างสัญญาณพื้นหลังแล้ว สัญญาณจะถูกส่งไปยัง FPGA เพื่อเปรียบเทียบเกณฑ์ เมื่อตรวจพบสถานการณ์ที่มากกว่าเกณฑ์ FPGA จะเปลี่ยนช่องของสวิตช์อะนาล็อก เลือกช่องสัญญาณของตัวกรองความถี่สูง และโหมดการทำงานของแอมพลิฟายเออร์ที่ควบคุมด้วยโปรแกรมจะถูกเลือกเป็นโหมดสัญญาณ ตามลักษณะของสัญญาณที่สูงชันในตอนเริ่มต้นและช้าในตอนท้าย FPGA ตระหนักถึงการรวบรวมและจัดเก็บข้อมูลอย่างหนาแน่นและกระจัดกระจายผ่านการควบคุมที่ประสานกันของ A/D และ FIFO
2. การออกแบบฮาร์ดแวร์ของระบบเก็บข้อมูล
2.1 วงจรประมวลผลล่วงหน้าฟรอนท์สเตจ
ในวงจรตรวจจับโฟโตอิเล็กทริก โฟโตตรวจจับเกี่ยวข้องโดยตรงกับคุณภาพของประสิทธิภาพของระบบ เพื่อลดอิทธิพลของกระแสเหนี่ยวนำที่เกิดจากการแผ่รังสีแม่เหล็กไฟฟ้าในสิ่งแวดล้อม อุปกรณ์นี้จึงเหมาะสำหรับบรรจุภัณฑ์เซรามิก นอกจากนี้ พื้นที่ไวแสงของเครื่องตรวจจับไม่ควรใหญ่เกินไป มิฉะนั้นพารามิเตอร์ เช่น กระแสมืด ความจุของจุดเชื่อมต่อ และเวลาที่เพิ่มขึ้นจะเพิ่มขึ้น ซึ่งจะส่งผลต่อผลการตรวจจับ ในการออกแบบนั้น ใช้โฟโตไดโอดซิลิคอน S2387 ของบริษัท Japan Hamamatsu เครื่องตรวจจับมีลักษณะความไวสูง ตอบสนองเร็ว และช่วงไดนามิกกว้าง การออกแบบวงจรใช้โหมดไบอัสเป็นศูนย์ ไม่มีกระแสมืด เสียงไดโอดส่วนใหญ่เป็นสัญญาณรบกวนความร้อนที่เกิดจากตัวต้านทานแบบแบ่ง และมีความแม่นยำและความเป็นเส้นตรงที่ดีที่สุด ตัวกรองความถี่สูงและความถี่ต่ำใช้ตัวกรองแบบแอ็คทีฟ ซึ่งมีความเร็วในการตอบสนองที่รวดเร็ว ผลดีของการกรองฮาร์มอนิก และสามารถชดเชยพลังงานปฏิกิริยาได้แบบไดนามิก แอมพลิฟายเออร์ที่ควบคุมด้วยโปรแกรมประกอบด้วยแอมพลิฟายเออร์สำหรับการทำงานในตัวและสวิตช์อะนาล็อก สวิตช์อะนาล็อกถูกควบคุมโดย FPGA และตัวต้านทานต่างๆ เชื่อมต่อกับขั้วอินพุตของแอมพลิฟายเออร์สำหรับการทำงานเพื่อปรับเกน
2.2 วงจรเก็บตัวอย่าง
เนื่องจากช่วงไดนามิกของสัญญาณเป้าหมายมีขนาดใหญ่มาก (ประมาณ 80 เดซิเบล) จึงจำเป็นต้องเลือก ADC ที่มีช่วงไดนามิกกว้างเพื่อให้ได้มาซึ่งสัญญาณ การใช้ 14 b ADC เพื่อสุ่มตัวอย่างสัญญาณที่มีช่วงไดนามิกซึ่งมีแอมพลิจูดแตกต่างกันไปถึง 4 ลำดับความสำคัญ สามารถตอบสนองความต้องการด้านความไวในการตรวจจับสูงที่ระบบต้องการ อย่างไรก็ตาม เนื่องจากอุปกรณ์การแปลง A/D ทั้งหมดมีข้อผิดพลาดด้านความแม่นยำ การใช้ส่วนประกอบการแปลง A/D ที่มีความแม่นยำสูงเป็นส่วนประกอบการแปลง A/D ที่มีความแม่นยำต่ำจึงสามารถลดข้อผิดพลาดด้านความแม่นยำได้ การออกแบบนี้ใช้ 16 bAD976A ของบริษัท ADI AD976A ใช้พลังงานต่ำ ตัวแปลง A/D ประมาณต่อเนื่อง 16 b ความเร็วในการแปลงคือ 200 KSPS สามารถเลือกแหล่งจ่ายไฟอ้างอิง 2.5 V ภายในหรือภายนอกได้ AD976 อนุญาตให้เอาต์พุต 16 b ขนานกันในคราวเดียว และสามารถเอาต์พุตในรูปของ 8 b สองตัว เพื่อประหยัดพินในการออกแบบ จึงนำเอาต์พุต 8 b คู่มาใช้
เพื่อให้แน่ใจว่าการส่งข้อมูลระหว่างโดเมนนาฬิกาต่างๆ ถูกต้อง แคชข้อมูลจะใช้ FIFO แบบอะซิงโครนัส FIFO แบบอะซิงโครนัสมีลักษณะของความเร็วสูงและความน่าเชื่อถือที่ดี และสามารถหลีกเลี่ยงการสุ่มตัวอย่างข้อมูลผิดพลาดเนื่องจากความแตกต่างของเฟสระหว่างสัญญาณนาฬิกาที่แตกต่างกัน IDT7204 ที่นำมาใช้ในการออกแบบคือชิปแคชหน่วยความจำดูอัลพอร์ต 4 096 × 9 b CMOS ในซีรีส์ IDT72XX ตัวชี้การอ่านและเขียนภายในจะอ่านและเขียนโดยอิงตามการเข้าก่อน-ออกก่อน และนาฬิกาเขียน W และนาฬิกาอ่าน R จะจัดเตรียมไว้ภายนอก แฟล็กเต็ม () และแฟล็กว่าง () ควบคุมการล้นของข้อมูลและการอ่านที่ว่างเปล่า และเขียนเมื่อหน่วยความจำจำลองเต็ม มันสามารถขยายความลึกของคำและความยาวของคำได้อย่างง่ายดาย
